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VLSI2

디지털집적회로 정리 1. 디지털 집적회로 논리게이트 설계시 고려해야 할 사항 - delay 최소화, 즉 빠른 속도 : Cap 최소화, 높은 전류(=W에 비례), 작은 전압 스윙- 전력소모 : CLK 속도, Load Cap, 낮은 Vdd, 낮은 전류, Vth 낮추기(=Na, Tox)- 논리게이트의 면적 : TR 갯수, 사용되는 TR의 크기, 연결선의 간결성- Fan-in/ Fan-outㄴ Fan-In : 연결할 수 있는 맥시멈 인풋 갯수. ㄴ Fan-out : 출력값으로 구동할 수 있는 최대 게이트 갯수.    2. Static CMOS Logic Gate - 구조 및 동작 원리ㄴ Pull-up 네트워크 : Vdd와 연결되어 있으며, PMOS로 구성된다. Logic의 H값을 담당.ㄴ Pull-down 네트워크 : GND와 연.. 2018. 5. 6.
집적설 정리 1. 집적회로의 문제점1) Body Effect - Vds 같더라도 Vsb가 크면(즉, 드레인&소스와 바디 사이의 전압차가 커지면) -> Dep layer 넓어짐 -> Vth 커짐2) Channel-length Modulation- (sat 영역에서) Vd가 계속 커지면 -> dep layer 두꺼워짐 -> 채널을 더 밀어냄 -> 전류식에서 베타는 게이트 길이와 반비례하는데, 채널이 짧아지면서 실질적인 게이트 길이가 줄어듬 -> 전류값 커짐 -> 즉 sat영역에서 일정하지 않고 사실은 점점 커짐. - (1+λVds)가 전류식에 추가됨- 게이트 길이 짧을수록 dep layer가 줄어드는 양에 영향을 많이 받음 -> 집적회로에서 게이트 길이 짧아질수록 CLM의 영향 커짐- CLM는 선형적으로 일어나므로 sa.. 2018. 5. 6.

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