Circuit Design8 [RTL] Equivalence Checking 아래 그림이 Synopsis사의 formality 설명 문서에 나온 순서도인데,1) HDL로 작성한 RTL을 synthesize하면 1차 netlist가 나옴.2) 1)에서 나온 netlist로 PnR을 진행하면 Final netlist가 나옴.3) Synthesizer가 뱉어낸 netlist와 PnR이 완료된 Final netlist를 비교하여 각 net이 동일하게 생성되었는지,즉 Verilog로 서술했던 functionality와 netlist로 구현된 design이 정확히 같은 동작을 하는지 확인함. 2021. 8. 26. [Verilog] Signed, unsigned Verilog에서 signed와 unsigned가 섞여서 연산되는 경우,출력 bit-width와 sign bit 처리에 각별히 유의해야 한다.-> 연산이 적용되는 signal에 type과 range를 주석으로 다는 습관을 들이자~~ 1. unsigned = unsigned + unsigned - output bit-width만 주의하면 됨. ex) 아래에서 case 1처럼 a와 b의 범위가 bit-width로 표현 가능한 범위보다 작게 constraint가 걸려있다면 output도 worst case에 맞게 output을 4bit만 해도 문제가 없지만, case 2처럼 4bit로 표현가능한 전체 범위를 사용한다면 case 1으로는 overflow가 발생한다. 따라서, 변수에 특정 범위가 지정되어 있지.. 2019. 12. 25. [Verilog] 코드 최적화 1. 중첩된 루프는 피한다 : 소프트웨어에서 루프의 처리는 그냥 행을 반복해서 연산하는 것이지만, 하드웨어 설계에서 루프는 피드백이 있는 하드웨어를 의미한다. 때문에 중첩된 루프 구조는 최적화에 바람직하지 않다,2. 중첩된 if문은 피한다 : if문은 하드웨어에서 로직으로 구현된다. 따라서 if문이 중첩될수록 로직의 아웃풋이 다른 로직의 인풋으로 들어가면서 로직 레벨이 증가한다. 로직 레벨이 증가할수록 딜레이가 커지기 때문에 타이밍 에러가 발생할 확률이 높다. 3. if문보다는 case문- if/else의 반복도 마찬가지로 로직 레벨을 증가시킨다. case문을 쓰면 입력이 여러개인 하나의 로직을 사용하기 때문에 로직 레벨이 낮아짐.4. 괄호 사용z- 똑같이 세번의 연산이 수행되지만 후자가 더 빠르다. 앞.. 2018. 5. 8. MOSFET - 기본 구조 및 동작, Threshold voltage 1. Basic NMOS의 구조와 동작 원리 - MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor) : 굳이 풀어 쓰면 금속-산화 반도체 전계 효과 트랜지스터. ㄴ MOS? : 도핑된 반도체 기판 위에 SiO2로 된 절연층과 금속이 적층되어 있는 구조를 나타내는 말이다(MOSFET 개발 초기에는 게이트를 금속 소재로 사용했지만 최근에는 공정상 편의를 위해 폴리실리콘이 사용됨). 세로 방향으로 보면 금속-유전체-p형 반도체 순서로 적층되어 있음을 볼 수 있는데 이는 capacitor의 구조와 유사하다. ㄴ FET? : 이번에는 가로 방향으로 구조를 보자. n+, 즉 고농도로 도핑된 n-type인 source와 drain 사이에 p-type인 bo.. 2018. 5. 4. Time-domain Analysis 1. Time domain analysis = Time Response- 입력에 의한 출력을 시간의 함수로 나타내어, 시간에 따른 회로의 상태 변화 및 출력 응답을 해석한다.1-1 Transient Response(과도 응답)- 시간이 지남에 따라 없어지는 응답. Steady-state에 이르기까지의 과도적인 반응.- 회로의 일반적인 특성(소자의 종류, 크기, 연결형태 등)에 따라 달라지기 때문에 Natural Response(고유 응답)이라고도 한다.- Transient analysis는 미분방정식을 통해 이루어지는데, 1계 미분방정식으로 표현되는 회로를 First-order circuit(1차 회로), 2계 미분방정식으로 표현되는 회로를 Second-order circuit(2차 회로)라고 한다.1-.. 2018. 4. 6. 회로 해석 주요 법칙 1. Ohm's Law - Resistive Circuit에서 저항, 전류, 전압 간의 관계 설명 2. Kirchhoff's Law 2-1 Kirchhoff's Current Law (KCL)- 회로상의 임의의 노드에서 들어오고 나가는 전류의 합은 0이다. -> Node Analysis에 활용. 2-2 Kirchhoff's Voltage Law (KVL)- 회로상의 임의의 폐회로에서 한 방향으로의 전압강하의 합은 0이다. -> Loop Analysis에 활용. 3. Thevenin's & Norton's Law 3-1 Thevenin's Law- 전압원, 전류원, 저항을 포함하는 두 단자를 가진 임의의 회로는 모두 하나의 독립 전압원과 하나의 등가 저항이 직렬연결된 Thevenin 등가 회.. 2018. 4. 5. 이전 1 2 다음
