디지털집적회로 정리

1. 디지털 집적회로 논리게이트 설계시 고려해야 할 사항

- delay 최소화, 즉 빠른 속도 : Cap 최소화, 높은 전류(=W에 비례), 작은 전압 스윙

- 전력소모 : CLK 속도, Load Cap, 낮은 Vdd, 낮은 전류, Vth 낮추기(=Na, Tox)

- 논리게이트의 면적 : TR 갯수, 사용되는 TR의 크기, 연결선의 간결성

- Fan-in/ Fan-out

ㄴ Fan-In : 연결할 수 있는 맥시멈 인풋 갯수. 

ㄴ Fan-out : 출력값으로 구동할 수 있는 최대 게이트 갯수.

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2. Static CMOS Logic Gate

- 구조 및 동작 원리

ㄴ Pull-up 네트워크 : Vdd와 연결되어 있으며, PMOS로 구성된다. Logic의 H값을 담당.

ㄴ Pull-down 네트워크 : GND와 연결되어 있으며, NMOS로 구성된다. Logic의 L값을 담당.

ㄴ Pull-up과 Pull-down은 서로 Dual관계이기 때문에 하나를 구성하면 다른 하나는 반대로만 뒤집으면 됨. 

ex) Pull-up에서는 AB=AND=직렬, A+B=OR=병렬

     Pull-down에서는 AB=OR=병렬, A+B=AND=직렬

- Inverter, NAND, NOR, AND, OR 게이트를 Static CMOS Logic으로 그려보기. (not Y와 A, B에 대한 식으로 정리한 후, NMOS로 pull-down 회로 구성 -> Dual 관계 이용하여 PMOS Pull-up 회로 구성)

- NAND와 NOR가 기본이 되는 이유? : CMOS Logic은 기본적으로 inverting circuit을 사용한다. 따라서 NAND와 NOR는 그 성질을 그대로 사용할 수 있지만, AND와 OR는 Inverter를 다시 붙여줘야 한다.

- 최적화 Layout 그려보기 (MOS 직렬일때와 병렬일 때 각각)

- DCVSL

- PTL : TR을 Switch로만 생각.

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3. Dynamic CMOS Logic Gate

- Static CMOS gate에 PMOS가 많아 -> PMOS 느려서 속도가 느려 -> NMOS로만 CMOS Logic의 ratioless 장점을 유지하면서 회로 구성해보자.

- 구조 및 동작 원리

ㄴCLK 회로 + NMOS Pull-down(CLK회로의 PMOS와 NMOS 사이에)

ㄴ CLK이 Low일때 (precharginig) : PMOS는 ON, NMOS는 OFF이므로, PMOS의 Drain에 연결되어 있는 Load Cap이 충전된다. 따라서 Y=H

ㄴ CLK이 High일때 (evaluation) : PMOS는 OFF, NMOS는 ON, 따라서 PDN의 구성에 따라서 Y가 그대로 H 유지될지, L로 방전될지 결정됨.

- 장점

ㄴ PMOS 갯수 줄어들어 면적이 작아지고 속도가 빨라짐. (특히 병렬로만 구현될 수 있는 로직이라면 그 효과가 극대화됨.)

ㄴ 동시에 큰 Noise Margin, 대기전력소모 없음 등의 CMOS Logic의 장점인 ratioless한 특성을 유지할 수 있음.

ㄴ Rising time이 0. (항상 H로 precharge 되어있어 올라갔다 내려갔다가 아니라 필요할때 떨어지기만 하므로)

- 문제점

ㄴ cap에 정보를 저장하기 때문에 시간이 지나면 손실된다!!! (DRAM의 단점)

ㄴ Leakage Current

ㄴ Clock Feedthrough

ㄴ Charge Sharing

ㄴ Cascading

- Domino Logic

- Zipper Logic

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4. CMOS Logic Gate 최적화

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