집적설 정리

1. 집적회로의 문제점

1) Body Effect 

- Vds 같더라도 Vsb가 크면(즉, 드레인&소스와 바디 사이의 전압차가 커지면) -> Dep layer 넓어짐 -> Vth 커짐

2) Channel-length Modulation

- (sat 영역에서) Vd가 계속 커지면 -> dep layer 두꺼워짐 -> 채널을 더 밀어냄 -> 전류식에서 베타는 게이트 길이와 반비례하는데, 채널이 짧아지면서 실질적인 게이트 길이가 줄어듬 -> 전류값 커짐 -> 즉 sat영역에서 일정하지 않고 사실은 점점 커짐. 

- (1+λVds)가 전류식에 추가됨

- 게이트 길이 짧을수록 dep layer가 줄어드는 양에 영향을 많이 받음 -> 집적회로에서 게이트 길이 짧아질수록 CLM의 영향 커짐

- CLM는 선형적으로 일어나므로 sat영역일때 이상적인 MOS와 저항의 병렬연결로 모델링할 수 있음. 

- early voltage :

3) Short-channel effect

- 게이트 밑의 영역에는 사실 채널만 있는 것이 아니라 소스와 드레인 주변이 pn접합이기 때문에 dep layer가 살짝 삐져나옴.  -> Vth가 작아짐. 

- 채널이 길면 그 영향력이 미미하지만 집적회로에서는 길이가 짧기 때문에 채널 길이 짧아질수록 Vth 작아짐.

- 문제점 : 게이트가 Id를 제어하기 어려워진다. 심하면, punch-through (sub영역 사라져버림 -> 강한 역전류)

- 해결방법 : Vth는 sub의 도핑농도에 비례하고 절연층의 두께(Tox)에 반비례함.

ㄴ 공핍층의 두께를 두껍게한다.

ㄴ sub의 도핑농도를 높인다.

ㄴ 소스와 드레인의 접합을 얕게한다. 

4) Narrow-channel effect

- 채널의 넓이 방향으로도 채널을 고려해야 하기 때문에 그 부분까지 채널이 형성되어야 하므로 Vth 증가한다.

- 채널의 폭이 줄어들수록 영향을 많이 받음 -> W이 작아질수록 Vth 커짐.

5) Sub-threshold conduction

- sub-threshold : weak inversion (Vgs가 0보다 크고 Vth보다는 작을 때)에서도 약간의 leakage current 존재 

- 하나로 볼때 작는 전류지만 TR갯수 많아질수록 대기전력 소모 누적된다.

- 해결방법 : Vth를 높인다 -> Vgs-Id 그래프에서 그래프가 오른쪽으로 이동) -> leakage current 줄어듬

ㄴ but, Vth 높아지면 소자 속도가 느려짐 -> 속도와 전력소모는 상충되는 특성. 따라서 저전력이 중요한 곳은 Vth를 높여서 누설전류를 줄이고, 속도가 중요한 곳은 Vth를 낮게한다.

ㄴ Vth는 Tox와 NA로 조절!!

6) Mobility Degradation : Short channel에서는 캐리어들의 충돌이 많아져서 이동도가 저하된다. (전계는 전압을 이동거리로 나눈 값인데 채널이 짧으니까 전계가 커짐. -> inversion layer가 좁아짐 -> carrier의 충돌 많아짐)

8) Hot carrier effect : 전계 커짐 -> 전자의 이동성 커짐 -> Hot carrier -> 

9) Velocity saturation : Short channel의 환경에서는 속도 포화가 일어나서 전류의 양이 무한대로 커지지 않는다.

10) Latch-up Problem : CMOS 위해서  p-sub에 n-well 파면 pnp와 npn BJT가 연결된 형태. (cross-coupled BJT) -> positive FB일어남 -> 회로 터짐

ㄴ nwell 안에 있는 n+contact을 여러개 박는다 -> 저항 병렬되면서 VBE가 Vth 밑으로 내려가면서 전류 안흐름.

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2. CMOS 기본

1) well 

ㄴ twin well : nwell과 pwell 둘다 만들기 때문에 각 도핑농도를 최적화해서 사용할 수 있음.

ㄴ triple well : 전기적으로 isolation이 잘돼서 좀더 안정적인 동작 가능.

2) well contact : 바로 well에 컨택을 박으면 sub의 농도가 낮기 때문에 MS contact에서 쇼트키 다이오드처럼 동작. 따라서 컨택을 박을 자리에 고농도 도핑을 해줘서 ohmic contact 특성을 가져 정류작용을 막아야함.

3) CMOS 쓰는 이유

ㄴ 동작속도는 조금 느리지만 (PMOS가 속도가 느리기 때문에) 전력소모가 확연히 적고(static power 소모 거의 없고, 스위칭 순간에만 전력소모(=dynamic power) 일어나기 때문에)

ㄴ 공정이 간단하고 고밀도로 제조가능

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3. Inverter

- 이상적인 Inverter의 조건

ㄴ Noise Margin이 최대여야 함.

ㄴ Vm=Vdd/2

ㄴ 신호 재생 능력 (논리 수준 회복/노이즈 제거/펄스 엣지 샤프닝)

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4. NMOS Inverter

- CS Amp의 OFF 영역에서 L->H, Linear 영역에서 H->L (Small signal에서는 sat 영역을 증폭하는데 쓰기 때문에 CS Amp)

- 문제점

ㄴ Noise Margin 안좋음. : MOS가 켜지면 내부저항때문에 voltage dividing 일어남. V_OL이 작을수록 NM_L이 좋은데 0이 아니고 값이 있음.

ㄴ Static Power 큼 : input L일때(MOS OFF 상태)는 전류 거의 안 흐름. but input H일때(MOS Lin일때) 전류 흐름. -> data가 움직이지 않아도 input H 들어오면 계속 전류 흐름.

ㄴ Rising time과 falling time 차이가 큼 : output이 L에서 H가 되려면(rising일때) NMOS가 꺼짐. 따라서 time constant가 RC. but output이 H에서 L되려면(falling일때) NMOS 켜져서 Time constant가 (R//Rn)C가 돼서 속도 더 빠름. 

- 해결방법

ㄴ Noise Margin 낮추기 : by Vdd 낮추거나, R 키우거나, ro 낮춤(=W/L 높임)

ㄴ Static Power 낮추기 : by Vdd 낮추거나, R 키우거나, ro 높임(=W/L 줄임)

ㄴ ro 조건은 서로 상충되므로, Vdd나 R 조절.

- Pseudo NMOS INV : CS Amp의 저항을 PMOS로 바꾸고, 게이트에 GND 연결.

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5. CMOS Inverter

- NMOS Inverter의 저항을 PMOS로 바꾸고, 두 FET의 게이트를 연결하여 Vin 인가.

- 두 FET이 번갈아가면서 켜지므로, Ratioless logic이 되어 Noise Margin 문제 해결됨 & Static Power도 해결됨.

- rising time 과 falling time의 차이는 NMOS(for falling)와 PMOS(for rising)의 크기 조절해서 맞출 수 있음. (by W/L조절)

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5. 집적회로 최적화 (1) - 속도 관련 문제

1) MOSFET의 기생 cap을 최소화하여 속도를 높인다.

ㄴ 원인 : diffution하는 과정에서 칼같이 영역 나뉘지 않고 게이트 밑으로 드레인과 소스가 겹치는 부분 존재 -> 기생 cap

2) PMOS와 NMOS의 속도 차이 해결

ㄴ 원인 : PMOS가 NMOS에 비해 2배 정도 느리게 동작하기 때문에 CMOS가 정상동작하기 위해서는 PMOS의 W를 2배로 해서 저항을 같게 만들어줘야 한다.  (PMOS를 쓰면 회로면적이 커지는 이유)

3) Load Cap 

ㄴ Cload : 앞 단의 output cap+Cwire+뒷단의 팬아웃게이트 cap.

ㄴ FET의 크기가 커지면 저항이 감소해서 속도가 빨라지지만, 크기가 커지면 load cap이 커지게 된다. 따라서 더 큰 FET을 구동하려면 앞 단의 게이트 cap이 충분히 커야한다.

4) Propagation Delay

ㄴ Vdd와의 관계 : Vdd가 커지면 Id커지므로 delay 작아진다. (but Vdd가 커지면 작동시 전력소모 증가한다)

ㄴ Vth와의 관계 : Vdd가 작을수록 delay 작아진다 (but Vth가 작아지면 대기전력 소모 커진다)

ㄴ L과의 관계 : 미세 공정을 사용하여 L을 줄일수록 Id가 커지므로 delay 작아진다. (but, 미세공정은 제조단가 높아지고, Id커지므로 동작시 전력소모 증가)

ㄴ W과의 관계 : W을 높일수록 기생 Cap은 커지지만 Id가 커지므로 delay 작아진다.

ㄴ TR의 propagation delay를 줄이는 것보다 input signal의 rising/falling time을 줄이는 것이 훨씬 쉽고 효과도 좋다.

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6. 집적회로 최적화 (2) - 전력소모 관련 문제

    

1) Dynamic Power

ㄴ Data가 움직일 때 소모하는 전력. L->H 가는 동안 Load Cap을 채우는데 소모됨. (H->L 갈때는 충전되었던 거 소모하므로 따로 power x)

ㄴ P=(C_L)*Vdd^2*(1/2*f_clk) : Vdd의 제곱, CLK에 비례.

ㄴ Vdd를 줄이면 전력소모 줄어든다 (but 속도가 느려진다)

ㄴ DVFS(Dynamic Voltage Frequency Scaling) : 코어가 필요한 성능에 따라 Vdd와 clk 조절. 

2) Short-Circuit Power

ㄴ NMOS와 PMOS가 스위칭될 때 아주 잠깐 연결되는데 그 때 큰 전류가 흐름. (인풋 전압이 Vthn보다는 크고 (Vdd-Vthp)보다는 작을 때)

ㄴ Dynamic power는 rising때만 소비되는 반면, Short-Circuit power rising/falling 관계없이 edge에서 모두 발생. 

ㄴ (평균 short-circuit current) = {Imax(tr+tf)}/2T

3) Static Power

ㄴ Data가 움직이지 않아도 소모되는 전력. DC Power 혹은 대기전력이라고도 함.

ㄴ 원인1 : sub-threshold voltage (위 내용 참고)

ㄴ 원인2 : reverse-biased PN junction leakage current. (열이나 빛이 가해지면 더 심해짐 -> CIS나 플래시 IC에서는 신경써야함)

ㄴ 저전력에서는 sub-threshold 전류가 훨씬 critical.