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1. STT (Speech To Text, Speech Recognition, 음성인식) - 사람이 말하는 음성 언어를 컴퓨터가 인식하여 그 내용을 텍스트 데이터로 전환하는 처리 과정. 내용을 이해하는 수준은 아니며 단순히 음성 데이터를 텍스트로 구현하여 시스템에 입력하는 단계. - Voice dialing, call routing, simple data entry(신용카드 번호, 전화번호 입력), word processor, DVI(Direct voice input, 전투기나 비행기 조종에서 사용됨.) speaker identification(목소리로 사용자 인식) 2. NLP (Natural Language Processing) - 사람의 언어, 즉 자연어는 기계가 이해하기에는 직관적이고 모호한 표현..
1. 중첩된 루프는 피한다 : 소프트웨어에서 루프의 처리는 그냥 행을 반복해서 연산하는 것이지만, 하드웨어 설계에서 루프는 피드백이 있는 하드웨어를 의미한다. 때문에 중첩된 루프 구조는 최적화에 바람직하지 않다, 2. 중첩된 if문은 피한다 : if문은 하드웨어에서 로직으로 구현된다. 따라서 if문이 중첩될수록 로직의 아웃풋이 다른 로직의 인풋으로 들어가면서 로직 레벨이 증가한다. 로직 레벨이 증가할수록 딜레이가 커지기 때문에 타이밍 에러가 발생할 확률이 높다. 3. if문보다는 case문- if/else의 반복도 마찬가지로 로직 레벨을 증가시킨다. case문을 쓰면 입력이 여러개인 하나의 로직을 사용하기 때문에 로직 레벨이 낮아짐. 4. 괄호 사용z
1. 디지털 집적회로 논리게이트 설계시 고려해야 할 사항 - delay 최소화, 즉 빠른 속도 : Cap 최소화, 높은 전류(=W에 비례), 작은 전압 스윙- 전력소모 : CLK 속도, Load Cap, 낮은 Vdd, 낮은 전류, Vth 낮추기(=Na, Tox)- 논리게이트의 면적 : TR 갯수, 사용되는 TR의 크기, 연결선의 간결성- Fan-in/ Fan-outㄴ Fan-In : 연결할 수 있는 맥시멈 인풋 갯수. ㄴ Fan-out : 출력값으로 구동할 수 있는 최대 게이트 갯수. 2. Static CMOS Logic Gate - 구조 및 동작 원리ㄴ Pull-up 네트워크 : Vdd와 연결되어 있으며, PMOS로 구성된다. Logic의 H값을 담당.ㄴ Pull-down 네트워크 : GND와 연결되어..
1. 집적회로의 문제점 1) Body Effect - Vds 같더라도 Vsb가 크면(즉, 드레인&소스와 바디 사이의 전압차가 커지면) -> Dep layer 넓어짐 -> Vth 커짐 2) Channel-length Modulation- (sat 영역에서) Vd가 계속 커지면 -> dep layer 두꺼워짐 -> 채널을 더 밀어냄 -> 전류식에서 베타는 게이트 길이와 반비례하는데, 채널이 짧아지면서 실질적인 게이트 길이가 줄어듬 -> 전류값 커짐 -> 즉 sat영역에서 일정하지 않고 사실은 점점 커짐. - (1+λVds)가 전류식에 추가됨- 게이트 길이 짧을수록 dep layer가 줄어드는 양에 영향을 많이 받음 -> 집적회로에서 게이트 길이 짧아질수록 CLM의 영향 커짐- CLM는 선형적으로 일어나므로 ..
1. Basic NMOS의 구조와 동작 원리 - MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor) : 굳이 풀어 쓰면 금속-산화 반도체 전계 효과 트랜지스터. ㄴ MOS? : 도핑된 반도체 기판 위에 SiO2로 된 절연층과 금속이 적층되어 있는 구조를 나타내는 말이다(MOSFET 개발 초기에는 게이트를 금속 소재로 사용했지만 최근에는 공정상 편의를 위해 폴리실리콘이 사용됨). 세로 방향으로 보면 금속-유전체-p형 반도체 순서로 적층되어 있음을 볼 수 있는데 이는 capacitor의 구조와 유사하다. ㄴ FET? : 이번에는 가로 방향으로 구조를 보자. n+, 즉 고농도로 도핑된 n-type인 source와 drain 사이에 p-type인 body가 ..
0. 과목 개요 - 본 설계실험 과목은 디지털 하드웨어 설계 및 구현에 대한 실험실습 과목으로서, 선수과목은 디지털논리설계, 마이크로프로세서이다. Verilog HDL로 디지털회로를 설계하여 FPGA에서 구현하는 실습이 주 내용이며, 초기 2주동안 TTL 로직과 breadboard를 이용한 기초적인 디지털회로 실습도 진행한다. 구체적으로, 가산기(adder) 등의 조합회로, FSM 등의 순차회로, 그리고 LCD 등의 출력제어회로를 Verilog HDL로 설계하여 FPGA로 실습하며, 1인 1조로 진행된다. 1주차 - Introduction & TTL gates Lab on Breadboard 1) 이론- TTL (Transistor Transistor Logic) : 다수의 트랜지스터에 의해 논리 게이트..
1. 전자회로 (Electronic Circuit) 1-1 전자회로란?- 각종 소자를 이용하여 회로적 연산을 통해 신호를 처리하는 전기회로이다. 전자공학의 가장 기본이 되는 과목이라고 할 수 있다. 주요 소자들은 Diode, OP-Amp, MOSFET, BJT이며, 해당 소자들의 동작특성과 주파수 도메인에서의 해석, 간단한 응용회로 등을 다루게 된다. 1-2 회로이론과의 차이점- 앞서 다룬 회로이론과의 차이점은 능동소자에 관한 내용이 추가된다는 점이다. 회로이론에서 사용했던 RLC와 같은 수동소자들은 선형적이며 비교적 이상적인 특성을 가지기 때문에 해석이 비교적 쉽다. 하지만, 전자회로에서 다루는 능동소자들은 비선형적이며 조건에 따라 비이상적인 특성을 보이기 때문에 적절한 해석과 설계를 위해서는 그 동작..
Semiconductor basic and Crystal Structure - 도체, 부도체, 반도체란? -> 전기전도도, 비저항- 결정구조 : Crystalline(단결정) / polycrystalline(다결정) / amorphous(비정질)- 반도체의 기본재료 : elenetal semicon - Si / compound semicon - GaAs / Alloy - 화합물- lattice structure(격자 구조)와 unit cell (단위 셀) : Si의 다이아몬드 구조, 공유결합(covalent bonding)- Miller index -> wafer의 방향 표기 Carrier modeling과 energy band diagram - carrier : 역할, 특성(전하량, 이동성), elec..
Binary와 logic gate - 2진보수와 binary codes : 1's & 2's, BCD, Gray, ASCII 등- 부울대수와 Truth table- minterm(최소항)/standard product(표준곱) maxterm(최대항)/standard sum(표준합)- 2진함수의 standard form : 곱의합(sum of product) & 합의곱(product of sum)- 논리 gate- gate-level 최소화 : K-map(카르노맵) 조합논리(combinational logic)와 순차논리(sequential logic) - (Binary) Half adder(반가산기)와 Full adder(전가산기), BCD adder- Multiplier / comparator- dec..
1. Time domain analysis = Time Response - 입력에 의한 출력을 시간의 함수로 나타내어, 시간에 따른 회로의 상태 변화 및 출력 응답을 해석한다. 1-1 Transient Response(과도 응답)- 시간이 지남에 따라 없어지는 응답. Steady-state에 이르기까지의 과도적인 반응.- 회로의 일반적인 특성(소자의 종류, 크기, 연결형태 등)에 따라 달라지기 때문에 Natural Response(고유 응답)이라고도 한다.- Transient analysis는 미분방정식을 통해 이루어지는데, 1계 미분방정식으로 표현되는 회로를 First-order circuit(1차 회로), 2계 미분방정식으로 표현되는 회로를 Second-order circuit(2차 회로)라고 한다...