1. 중첩된 루프는 피한다 : 소프트웨어에서 루프의 처리는 그냥 행을 반복해서 연산하는 것이지만, 하드웨어 설계에서 루프는 피드백이 있는 하드웨어를 의미한다. 때문에 중첩된 루프 구조는 최적화에 바람직하지 않다, 2. 중첩된 if문은 피한다 : if문은 하드웨어에서 로직으로 구현된다. 따라서 if문이 중첩될수록 로직의 아웃풋이 다른 로직의 인풋으로 들어가면서 로직 레벨이 증가한다. 로직 레벨이 증가할수록 딜레이가 커지기 때문에 타이밍 에러가 발생할 확률이 높다. 3. if문보다는 case문- if/else의 반복도 마찬가지로 로직 레벨을 증가시킨다. case문을 쓰면 입력이 여러개인 하나의 로직을 사용하기 때문에 로직 레벨이 낮아짐. 4. 괄호 사용z
1. 디지털 집적회로 논리게이트 설계시 고려해야 할 사항 - delay 최소화, 즉 빠른 속도 : Cap 최소화, 높은 전류(=W에 비례), 작은 전압 스윙- 전력소모 : CLK 속도, Load Cap, 낮은 Vdd, 낮은 전류, Vth 낮추기(=Na, Tox)- 논리게이트의 면적 : TR 갯수, 사용되는 TR의 크기, 연결선의 간결성- Fan-in/ Fan-outㄴ Fan-In : 연결할 수 있는 맥시멈 인풋 갯수. ㄴ Fan-out : 출력값으로 구동할 수 있는 최대 게이트 갯수. 2. Static CMOS Logic Gate - 구조 및 동작 원리ㄴ Pull-up 네트워크 : Vdd와 연결되어 있으며, PMOS로 구성된다. Logic의 H값을 담당.ㄴ Pull-down 네트워크 : GND와 연결되어..
1. 집적회로의 문제점 1) Body Effect - Vds 같더라도 Vsb가 크면(즉, 드레인&소스와 바디 사이의 전압차가 커지면) -> Dep layer 넓어짐 -> Vth 커짐 2) Channel-length Modulation- (sat 영역에서) Vd가 계속 커지면 -> dep layer 두꺼워짐 -> 채널을 더 밀어냄 -> 전류식에서 베타는 게이트 길이와 반비례하는데, 채널이 짧아지면서 실질적인 게이트 길이가 줄어듬 -> 전류값 커짐 -> 즉 sat영역에서 일정하지 않고 사실은 점점 커짐. - (1+λVds)가 전류식에 추가됨- 게이트 길이 짧을수록 dep layer가 줄어드는 양에 영향을 많이 받음 -> 집적회로에서 게이트 길이 짧아질수록 CLM의 영향 커짐- CLM는 선형적으로 일어나므로 ..